用verilog语言写了一个.v文件，代码如下：
`timescale 1ns/10ps
module addroundkey(out,state,key);
input [63:0]state;
input [63:0]key;
output [63:0]out;
wire [63:0]out;
assign out=state^key;
endmodule
然后加了一个测试文件，代码如下：
`timescale 1ns/10ps
module test ;
wire [63:0] out ;
reg [63:0] key ;
reg [63:0] state ;
addroundkey
DUT (
.out (out ) ,
.key (key ) ,
.state (state ) );
endmodule
进行仿真却没有信号输出：
请求帮助！！！
------解决方案--------------------
把你的激励信号的文件发出来看看，用波形bench，不要用文本的。你初学者一上来就test bench你会疯掉的，把输出存储 到文件里面
另外，有时候没有波形是因为运算延迟，仿真时间足够长就好了，算法完成需要很多个cycle的
