1.根据官方文档“ug471_7series_selectIO.pdf”文档，第17页描述到fpga的管脚分为HR和HP。HR的电压可以配置为1.8v，2.5v，3.3v，为bank12、13到18。HP的电压仅可配置为1.8v，为bank32、33、34。
2.第91页有讲到HP只可以配置为LVDS电平。HR只可以配置为LVDS25电平，且只有lvds和lvds25可设置终端电阻。
3.BLVDS（bus lvds）只有HR可以
4.sstl和hstl差分电平为存储类器件，例如sram ssram 等使用
5.问档第116页有描述到可以使用IDELAY或者IDELAY2源语对输入的管脚进行输入延时。源语的输入时钟为190-210或者290-310或者390-410Mhz，延时参数tap可设置0～31。
详细解决方案
xilinx fpga 管脚笔记
热度：54 发布时间：2023-12-11 22:09:47.0
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