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FPGA DDR3 Demo的测试和自建仿真平台

热度:40   发布时间:2023-12-17 08:02:42.0

 

一. Demo的测试

新建完一个DDR3的IP核后,在core的MY_DDR3_example_design的simulation文件夹里面有README.txt

image_1cv0j96863vqmu61nf617411gjpm.png-69.5kB 
README里面会有提示你需要有哪些步骤。 
image_1cv0jgvuq1ganc34m1997e2k59.png-57.9kB

1.打开仿真的工程,然后选择运行tcl脚本tcl scripts 
image_1cv0jjhdl1l1phms1l7a1kjnuh213.png-34.5kB 
image_1cv0jirne14q3168j85d10jj1236m.png-37.4kB 
然后点击run一下tcl。


2.根据readme的提示,change Directory改变路径到verilog / ... /mentor这个路径下 
image_1cv0joeami6e1jsd5ob8ek11re2j.png-17.8kB 
然后运行路径下的do文件。


3.do完后,会提示simulation passen 仿真结束。 
image_1cv0jsblr1abh4v1r7frqb15b830.png-47.8kB

需要仿真的话,在生成IP核的时候,auto-calibration mode ————skip calibration. 
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4.查看仿真波形 
image_1cv0ka6s91l2o1ldm68d1331980m.png-66.1kB


image_1cv0kf9m3sil18gg8ik1p5d1o1k13.png-59.8kB

二:自建仿真平台:

1.写例化DDR3 IP核的顶层模块,将DDR3模块IP核例化一下。并且模板中的rst改成用系统的复位信号。时钟用系统的时钟信号。 
image_1cv4kqs177f91blqfkk12t914239.png-81.5kB 
image_1cv4kvson7u0pkm89gvmp1o2v16.png-84kB 
image_1cv4l11l01nmuddgt71f1nglb1j.png-92.3kB 
2.将sim下的mentor里面的tcl和仿真Demo中的do文件放到自己的目录下(tcl不是用这里面的tcl文件)。 
image_1cv4l2oj71eo2r2g1p201ttp135m20.png-26kB 
image_1cv4l7fj9s1utpcmu811p61lg12t.png-55.3kB
3.写仿真tb文件,模仿Demo的tb文件就行,将ddr3_ip_example_sim.v这个文件复制到自己的文件夹中, 
image_1cv4lasaui51uc7q8e10oo9n3a.png-32.5kB 
image_1cv4ld3m96jb1jkh1dfvr6k1r993n.png-98.9kB 
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然后将仿真文件中需要用到的文件放到sim文件夹中。 
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4.更改tcl脚本文件。主要是要修改TOP_LEVEL_NAME和 
QSYS_SIMDIR这个路径。然后将你自己写的顶层模块添加到目录下。因为tb文件还包含了.sv后缀的文件,vlog后面要+ -sv参数去编译这个文件。 
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image_1cv4lpgtjeof144h6nrod01ehc6b.png-139.2kB
5.修改do文件 
将do文件改成你自己需要观看波形的文件名,将add wave改成你想要查看波形的名字。 
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6.然后将modelsim的路径改到你自己的路径下,运行do文件即可 
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7.自建仿真平台的波形 
自建仿真平台的波形.png-166kB

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