第六课
以《Verilog数字VLSI设计教程》为教材，包含27个lab
工艺在library文件夹当中（只限课程内，光盘中没有）
misc文件夹中包含了一些参考文档
lab01
文件名需要和模块名一致；
端口声明默认位宽是1bit，类型是wire；
`include等反引号后面不需要加分号。
- 例句与解释
$dumpportsall;
$dumpfile("VCS_SimRun.VCD"); 输出的VCD文件是以IEEE1364格式输出的波形文件，另外还有vpd/fsdb格式。
$dumpvars;
$vcdpluson(); simulator VCS dump waveform task ;VCS仿真器中用来dump波形的语句
***可以用Makefile简化命令
- dve
dve &命令可以进入gui界面，打开vpd文件查看波形；
在波形界面中按滑轮键可以再放置一个timeline；
放大缩小是以当前放置的timeline为基准；
双击信号可以显示它的驱动信号；
- TCL语句
DC综合时需要用TCL语言编写约束条件（约75:45开始）
analyze和elaborate都是用来编译的关键字
dc_shell -f xxx.tcl 可以用tcl脚本跑DC
“slack”表示时间余量
综合后会生成后缀为netlist.v的文件